• ÈÞ¸Õ¸®½ºÆå
    FPGA °æ·ÂÁ÷
    ´ëÀü À¯¼º±¸ °æ·Â 3³â¡è ÃÊ´ëÁ¹¡è Á¤±ÔÁ÷
    ¼ÒÇÁÆ®¿þ¾î¡¤Çϵå¿þ¾î, Åë½Å¡¤¸ð¹ÙÀÏ, Àü»ê¡¤IT±â¼úÁö¿ø
    ~09.25 (¸ñ)(2025.07.27 µî·Ï)
  • »ï¼º»ý¸í
    ¼­¿ï Á¾·Î±¸ ¿Ü °æ·Â ÃÊ´ëÁ¹¡è À§ÃËÁ÷ ¿Ü
    ±¸¸Å¡¤ÀÚÀç, °æ¿µ¡¤±âȹ¡¤Àü·«, ÀÓ¿ø¡¤°æ¿µºÐ¼®¡¤ÄÁ¼³ÆÃ, ¿µ¾÷°ü¸®¡¤¿µ¾÷Áö¿ø, ÀϹݡ¤¹ýÀοµ¾÷, °í°´»ó´ã¡¤°ü¸®¡¤¼öÆÛ¹ÙÀÌÀú, ¾Æ¿ô¹Ù¿îµå ÅÚ·¹¸¶ÄÉÅÍ, Àιٿîµå ÅÚ·¹¸¶ÄÉÅÍ, ¸¶ÄÉÆÃ, Àλ硤ä¿ë¡¤ÀÎÀç°³¹ß(HRM¡¤HRD), ÀϹݻ繫¡¤»ç¹«Áö¿ø, ¿µ¾÷±âȹ
    ~09.25 (¸ñ)(3ÀÏÀü ¼öÁ¤)

óÀ½ÆäÀÌÁöÀÌÀüÆäÀÌÁö8990919293949596979899´ÙÀ½ÆäÀÌÁö¸¶Áö¸·ÆäÀÌÁö