• ¼­¿ï ¿Ü ½ÅÀÔ Çз¹«°ü Á¤±ÔÁ÷
    °æ¿µ¡¤±âȹ¡¤Àü·«, ÀϹݻ繫¡¤»ç¹«Áö¿ø, ¼¼¹«¡¤È¸°è, °ÇÃࡤÀÎÅ׸®¾î¡¤¼³°è, ½Ã¼³¡¤È¯°æ¡¤¾ÈÀü¡¤Ç÷£Æ®, °Ç¼³ÇöÀå, Àü±â¡¤¼Ò¹æ¡¤¼³ºñ, ±â°è¡¤±Ý¼Ó¡¤Àç·á, ¿¬±¸¿ø¡¤¿¬±¸°³¹ß, ¹ý·ü¡¤¹ý¹«¡¤È¸°è, ³×Æ®¿öÅ©¡¤¼­¹ö¡¤º¸¾È, Åë½Å¡¤¸ð¹ÙÀÏ, Àü±â¡¤ÀüÀÚ¡¤Åë½Å±â´É, ¼³Ä¡¡¤¼ö¸®¡¤Á¤ºñ¡¤A/S , °ø¹«¿ø¡¤°øÁ÷
    23½Ã ¸¶°¨(13ÀÏÀü µî·Ï)
  • Àü±¹ °æ·Â¹«°ü Çз¹«°ü Á¤±ÔÁ÷
    °æ¿µ¡¤±âȹ¡¤Àü·«, ¿îÀü¡¤¿îÇ×, Àü»ê¡¤IT±â¼úÁö¿ø, Åä¸ñ¡¤Á¶°æ¡¤µµ½Ã¡¤Ãø·®, °ÇÃࡤÀÎÅ׸®¾î¡¤¼³°è, ±â°è¡¤±Ý¼Ó¡¤Àç·á, ±â°è¡¤±Ý¼Ó±â´É, ½Ã¼³¡¤È¯°æ¡¤¾ÈÀü¡¤Ç÷£Æ®, Åë½Å¡¤¸ð¹ÙÀÏ, °æºñ¡¤º¸¾È¡¤°æÈ£
    16½Ã ¸¶°¨(14ÀÏÀü ¼öÁ¤)
  • ÈÞ¸Õ¸®½ºÆå
    FPGA °æ·ÂÁ÷
    ´ëÀü À¯¼º±¸ °æ·Â 3³â¡è ÃÊ´ëÁ¹¡è Á¤±ÔÁ÷
    ¼ÒÇÁÆ®¿þ¾î¡¤Çϵå¿þ¾î, Åë½Å¡¤¸ð¹ÙÀÏ, Àü»ê¡¤IT±â¼úÁö¿ø
    ~09.25 (¸ñ)(2025.07.27 µî·Ï)

óÀ½ÆäÀÌÁöÀÌÀüÆäÀÌÁö141142143144145146147148149150151´ÙÀ½ÆäÀÌÁö¸¶Áö¸·ÆäÀÌÁö