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Software Architecture ¼³°è ¿£Áö´Ï¾î(»ó½Ã)
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DDR DRAM Controller ¼³°è ¿£Áö´Ï¾î (µö·¯´× Çϵå¿þ..(»ó½Ã)
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Design Verification ¿£Áö´Ï¾î (µö·¯´× Çϵå¿þ¾î ÇÁ..(»ó½Ã)
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FPGA Ç÷§Æû ¿£Áö´Ï¾î (µö·¯´× Çϵå¿þ¾î ÇÁ·Î¼¼¼ °³¹ß)(»ó½Ã)
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High Level Synthesis (HLS) ¼³°è ¿£Áö´Ï¾î (..(»ó½Ã)
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System SW ¿£Áö´Ï¾î(»ó½Ã)
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SoC ASIC ¼³°è ¿£Áö´Ï¾î (µö·¯´× Çϵå¿þ¾î ÇÁ·Î¼¼¼ °³¹ß)(»ó½Ã)
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(ÁÖ)µö¿¢½º
º¯¸®»ç (US Patent Agent / Patent Attorn..(»ó½Ã)
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(ÁÖ)µö¿¢½º
RTL ±â¹Ý HW IP ¼³°è ¿£Áö´Ï¾î (µö·¯´× Çϵå¿þ¾î ÇÁ·Î¼¼¼ ..(»ó½Ã)
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(ÁÖ)µö¿¢½º
PCIe Digital ¼³°è ¿£Áö´Ï¾î (µö·¯´× Çϵå¿þ¾î ÇÁ·Î¼¼¼ ..(»ó½Ã)
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(ÁÖ)µö¿¢½º
Àü¹®¿¬±¸¿ä¿ø (º´¿ªÆ¯·Ê) ¼ö½Ã¸ðÁý (AI / SW ºÐ¾ß)(»ó½Ã)
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(ÁÖ)Ű½ºÅÛÇÁ
[DMC/»ó±Þó¿ì]MBC FD/AD/¿µ»óÆíÁý/CG(½ÅÀÔ/°æ·Â)(~03/04)D-4
ÆÄ°ßÁ÷ | °æ±â ¿Ü | Çз¹«°ü | ½ÅÀÔ/°æ·Â(¿¬Â÷¹«°ü) | ¿ù±Þ ȸ»ç³»±Ô
(ÁÖ)Ű½ºÅÛÇÁ
[»ó½Ã/»ó±Þó¿ì]MBC°è¿»ç FD/AD/VJ/¿µ»óÆíÁý/ºê·£µåµðÀÚ..(~03/04)D-4
°è¾àÁ÷ | ¼¿ï ¿Ü | Çз¹«°ü | ½ÅÀÔ/°æ·Â(¿¬Â÷¹«°ü) | ¿¬ºÀ ȸ»ç³»±Ô
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Àü¹®¿¬±¸¿ä¿ø (º´¿ªÆ¯·Ê) ¼ö½Ã¸ðÁý (AI / HW ºÐ¾ß)(»ó½Ã)
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¹æ¼Û¡¤±¤°í¡¤¿µ»ó¡¤¿Àµð¿À
»ç¾÷³»¿ë : ¹æ¼ÛÇÁ·Î±×·¥Á¦ÀÛ
¼ÒÀçÁö : ¼¿ï ¿µµîÆ÷±¸ ¿©Àǵµµ¿ 14-8 ±Øµ¿ºêÀ̾ÆÀÌÆ¼ºôµù 11Ãþ 1107È£ ¦ ¸ÅÃâ¾× : 0¸¸¿ø ¦ »ç¿ø¼ö : 0¸í
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ÇÁ·Î´ö¼Ç Àª
¹æ¼Û¡¤±¤°í¡¤¿µ»ó¡¤¿Àµð¿À
»ç¾÷³»¿ë : EBS/KTV/YTN/È«º¸¹° ¿ÜÁÖÁ¦ÀÛ
¼ÒÀçÁö : ¼¿ï ¾çõ±¸ ¸ñµ¿Áß¾Óº»·Î7°¡±æ 73 102È£ (¸ñµ¿,¿ì¸®ÇÏÀ̺ô) ¦ ¸ÅÃâ¾× : 0¸¸¿ø ¦ »ç¿ø¼ö : 1¸í
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(ÁÖ)Áß¾Ó¾Öµå³Ý¾ÆÀÌ¿£¾¾
¹æ¼Û¡¤±¤°í¡¤¿µ»ó¡¤¿Àµð¿À
»ç¾÷³»¿ë : ³×À̹ö, ´ÙÀ½Ä«Ä«¿À,ÆäÀ̽ººÏ, MBC, KBS, SBS, YTN µî ¹æ¼Û±¤°í, SNS±¤°í, µ¿¿µ»óÁ¦ÀÛµî
¼ÒÀçÁö : ¼¿ïƯº°½Ã ±¸·Î±¸ µðÁöÅзÎ26±æ 5 (±¸·Îµ¿,¿¡À̽ºÇÏÀÌ¿£µåŸ¿ö1Â÷) 5Ãþ ¦ ¸ÅÃâ¾× : 100¾ï¿ø (2009) ¦ »ç¿ø¼ö : 15¸í
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[¿¡½ºÇÁ·¹½ºÅä] ¸±¸®ÀÇÁöµµ ±¤°í, È«º¸ ucc¿µ»ó °ø¸ðÀü
ÁÖÃÖ»ç : ¿¡½ºÇÁ·¹½ºÅä 2021.01.22
Á¢¼ö±â°£:2021.01.22 ~ 2021.03.01